Feldeffekttransistor

Der Feldeffekttransitor oder FET ist wie der bipolare Transistor ein Halbleiterbauelement. Er ist vergleichbar mit einem elektrisch leistungslos steuerbaren Widerstand. Im FET findet der Stromtransport nur durch eine Ladungsträgerart statt. Bei einem n-leitenden Substrat sind es ausschließlich Elektronen und bei einem p-leitenden FET bewegen sich Defektelektronen oder Löcher. Der FET ist daher ein Unipolartransistor und in seinen Eigenschaften vergleichbar mit einer Vakuum-Elektronenröhre, hier allerdings ohne thermische Elektronen. Der Stromtransport durch den FET wird vom elektrischen Feld der angelegten Spannung gesteuert. Im Gegensatz dazu erfolgt die Steuerung beim bipolaren Transistor durch eine Ladungsträgerinjektion in die Basis-Emitterdiode und ist somit stromgesteuert.

Sperrschicht-FET - Junction-FET (JFET)

Ein n- oder p-leitendes Substrat ist an den Enden elektrisch leitend mit den Elektroden Drain, der Senke und Source, der Quelle verbunden. Liegt eine Gleichspannung an, so fließt zwischen beiden, dem Kanal, ein von der Feldstärke abhängiger elektrischer Strom. Der Kanal wird von beiden Seiten durch eine eindiffundierte Halbleiterschicht gegensätzlicher Dotierung umschlossen. Sie ist mit der Steuerelektrode, dem Gate, elektrisch leitend verbunden. Am pn-Übergang bildet sich eine Raumladungszone. Ein Verändern des Gatepotenzials engt den Kanal mehr oder weniger ein und steuert so den Strom im Kanal. Der Stromfluss durch den FET ist in beiden Fällen nur von der elektrischen Feldstärke, dem Feldeffekt, gesteuert.
  • Beim Sperrschicht-FET muss die Raumladungszone zwischen Gate und Kanal immer erhalten bleiben.

Die folgende Skizze zeigt den prinzipiellen Aufbau eines n-Kanal Sperrschicht-FET und das Schaltzeichen beider FET-Typen. Damit die Raumladungszone erhalten bleibt, muss die Gate-Source Diodenstrecke gesperrt bleiben. Das Gatepotenzial darf bei dem n-Kanal FET niemals positiver als das Sourcepotenzial werden. Das n-dotierte Silizium ist schwach und der p-Halbleiter stark dotiert.

n-Kanal JFET

In vergleichbarer Bauweise gibt es den p-Kanal Sperrschicht-FET. Sein elektrisches Verhalten ist zum n-Kanal JFET-Transistor bei Beachtung der umgekehrten Polarität der Spannungen identisch.

Außerhalb einer Schaltung kann mit einem Ohmmeter der Bahnwiderstand der Drain-Source-Strecke gemessen werden. Er ist unabhängig von der Polarität der Messspannung niederohmig. Die Gate-Source- und Gate-Drain-Strecke zeigt Diodenverhalten. In einer Schaltung ohne Gateansteuerung oder mit Kurzschluss zwischen den Gate-Source-Elektroden hat der Kanal seine größte Leitfähigkeit. Dieser FET wird somit als selbstleitend charakterisiert. Mit Gateansteuerung verbreitert sich die Raumladungszone und schnürt den n-Kanal immer stärker ab. Da der Transistor dabei an Ladungsträgern verarmt, wird er auch als Verarmungstyp bezeichnet. Mit der Gate-Source-Sperrschicht wird die Leitfähigkeit des Kanals gesteuert. Die bestmögliche Beschreibung dieses unipolaren Transistors wäre somit selbstleitender Sperrschicht FET.

Prinzipiell ist die Polarität der Drain-Source-Spannung nicht festgelegt. Die einzige Bedingung ist eine in Sperrrichtung betriebene Gate-Source-Strecke. Für einen n-Kanal FET muss das Gatepotenzial immer negativ oder null gegenüber dem Sourcepotenzial bleiben.

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Eingangskennlinien eines n-Kanal Sperrschicht-FET

Die Transistoreigenschaften lassen sich aus der Eingangs- und Ausgangskennlinie ablesen. Die Eingangs- oder Steuerkennlinie zeigt die Abhängigkeit des Drainstroms bei Veränderung der negativen Gate-Source-Spannung. Während einer Messreihe bleibt die Kanalspannung zwischen Drain und Source konstant. Die Eingangskennlinie ist von der Drain-Source-Spannung abhängig.

Eingangskennlinie BF 245C

Für den FET-Transistor BF 245C wird eine maximale Betriebsspannung von 30 V angegeben. Der Drainspitzenstrom kann 25 mA betragen. In der Simulationsschaltung wurde die Ansteuerung mit einer negativen Dreieckspannung vorgenommen. Die Drainstromänderung wurde mit einem Oszilloskop als proportionale Spannungsänderung an einem sehr kleinen Messwiderstand in der Sourceleitung dargestellt. Statische Kontrollmessungen des Drainstroms ohne Messwiderstand führten zu gleichen Ergebnissen.

Drain-Source-Kurzschlussstrom IDS S

Bei der Gate-Source-Spannung −UGS = 0 V fließt ein auf der Eigenleitfähigkeit beruhende maximale Drainstrom IDS S. Er erreicht mit höheren Drainspannungen bei zunehmender Feldstärke ebenfalls höhere Werte. Durch den Kanal werden in gleicher Zeiteinheit mehr Elektronen beschleunigt.

Abschnür- oder Schwellenspannung UGS P

Bei ausreichend negativer Gate-Source-Spannung, hier unterhalb −UGS = 5 V, berühren sich die Raumladungszonen und der n-Kanal wird abgeschnürt. Der Drainstrom geht gegen Null. Die Abschnür- oder Schwellenspannung UGS P ist ein charakteristischer Wert der Eingangskennlinie.

Den BF 245 gibt es mit anderen Kennbuchstaben und Eigenschaften. Für den BF 245 A wurde ein maximaler Drainstrom von 4,5 mA und die Abschnürspannung mit UGS P = −2 V gemessen. Der BF 245 B ließ einen maximalen Drainstrom von 9 mA zu. Seine Abschnürspannung lag bei UGS P = −2,5 V. Alle Vergleichsmessungen wurden bei UD = 30 V durchgeführt. Beim Ersetzen defekter FETs ist es daher besonders wichtig, auch auf den richtigen Typen-Buchstaben zu achten.

Drain-Source-Reststrom IDS V

Wird die Gate-Source-Spannung über die Abschnürspannung weiter erhöht, so kann ein bleibender sehr geringer Drain-Source-Reststrom IDS V ermittelt werden. Für die drei BF 245 Typen waren 3 ... 3,5 µA Reststrom messbar.

Gate-Source-Reststrom IGS S

Der Reststrom wird bei kurzgeschlossener Drain-Source-Strecke ermittelt. Mit ihm lässt sich der Sperrschichtwiderstand zwischen Gate und Source als statischer Eingangswiderstand des FETs errechnen. Bei −UGS = 10 V zeigte die Simulation einen Reststrom mit IGS S = 0,5 nA. Das ergibt einen Eingangswiderstand von 20 GΩ. Dieser extrem große Eingangswiderstand entspricht einer Ansteuerung mit fast leistungsloser Feldstärkeänderung.

Steilheit S

Die Steigung der Tangente in einem Arbeitspunkt auf der Eingangskennlinie wird als Steilheit bezeichnet. Sie steht für die Spannungsverstärkung des FETs in diesem Arbeitspunkt. Der Kennlinienverlauf folgt einer quadratischen Funktion und kann aus den zuvor bestimmten Werten oder den Kenndaten des Herstellers gezeichnet werden.

Kennlinienfunktion

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Ausgangskennlinien eines n-Kanal Sperrschicht-FET

Das Ausgangskennlinienfeld stellt den Drainstrom ID in Abhängigkeit von der Drain-Source-Spannung UDS bei verschiedenen konstant gehaltenen Gate-Source-Spannungen UGS dar. Werden Gate und Source miteinander verbunden und die Drainspannung von 0 V an stetig erhöht, so steigt der Drainstrom wie bei einem ohmschen Widerstand fast proportional mit der Spannung an. Ab einem bestimmten Wert, der Kniespannung UDS Sat nimmt der Strom nur noch geringfügig zu. Werden alle Kniespannungspunkte im Ausgangsfeld verbunden, so ergeben sie die Abschnürgrenze. Bis zu dieser Grenze reicht das ohmsche Verhalten des FET. Danach folgt mit linear verlaufenden Kennlinien der Abschnürbereich und ein im Verstärker nutzbarer Arbeitsbereich des FET.

Mit zusätzlicher Gate-Source-Spannung beginnt die Abschnürung des n-Kanals eher. Sie baut eine um den n-Kanal liegende Raumladungszone mit Ladungsträgerverarmung auf. Der Kanal wird dadurch ringförmig eingeengt und letztlich ganz geschlossen. Eine Raumladungszone bildet sich im n-Kanal auch ohne zusätzliches Gatepotenzial. Beim Gatepotenzial 0 V und einem gegenüber Source positiven Drainpotenzial entsteht eine Raumladungszone mit zunehmender Verengung in Richtung Drain. Das n-leitende Substrat verarmt vom Sourceanschluss aus in Richtung des zunehmend positiven Drainpotenzials. Die sich ebenfalls vergrößernde Feldstärke zwischen Drain und Source hält nach der Abschnürgrenze einen geringen Stromanstieg aufrecht. Mit dem Ausgangskennlinienfeld kann für jede Drain-Source-Spannung die Steuerkennlinie erstellt werden. Im Bild ist das für UDS = 25 V dargestellt.

Ausgangsfeld BF 245 C

Abschnür- oder Pinch-Off-Spannung UDS P

Die Abschnürspannung wird beim Gate-Source-Kurzschluss mit UGS = 0 V gemessen. Bis zur UDS P, hier 5 V reicht der ohmsche Bereich. Mit zusätzlicher Gatespannung wird die Abschnürspannung kleiner und als Kniespannung UDS sat bezeichnet. Ist die Gate-Source-Abschnürspannung, die Schwellenspannung UGS P bekannt, so kann die Kniespannung für jede Gate-Source-Spannung errechnet werden.
UDS Sat = UGS − UGS P

Drain-Source-Durchbruchspannung U(BR) DS

Die Durchbruchspannung wird für UGS = 0 V bestimmt. Erhöht man die Drain-Source-Spannung über den vom Hersteller angegebenen Maximalwert hinaus, so kommt es durch die hohe Feldstärke in der Raumladungszone zum Lawineneffekt. Das ist vergleichbar mit den Verhältnissen in einer Z-Diode. Der Drainstrom steigt fast senkrecht an. Der Durchbruch erfolgt mit zunehmender Gate-Source-Spannung früher. In der Simulationsschaltung ließ sich dieser Effekt mit den FETs nicht darstellen.

Dynamischer Ausgangswiderstand rds

Der Ausgangswiderstand wird für einen Arbeitspunkt bei konstanter UGS ermittelt. Er errechnet sich aus dem Verhältnis der Drain-Source-Spannungsänderung zur Drain-Stromänderung. Im Ausgangskennlinienfeld ist es der Kehrwert der Tangentensteigung im Arbeitspunkt. rds = ΔUDS / ΔID
Je flacher die Kennlinien im Arbeitsbereich verlaufen, desto höher ist der Ausgangswiderstand. Die Werte liegen allgemein bei einigen 10 kΩ.
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Allgemeine Eigenschaften

Rauschquelle

Im Halbleitersubstrat erfolgt der Elektronenstrom, wie in allen anderen Leitern auch, in kleinsten Bereichen unregelmäßig. Die Summe der dabei entstehenden Potenzialdifferenzen verursacht eine Rauschspannung. Sie umfasst einen großen Frequenzbereich und breitbandige Verstärker haben somit einen höheren Rauschanteil. Im Datenblatt finden sich für die Rauscheingangsspannung Angaben in nV/√Hz. Im Vergleich zu bipolaren Transistoren haben Feldeffekttransistoren ein geringeres Rauschverhalten. Verglichen mit MOS-FET Halbleitern ist das Rauschen beim FET um den Faktor 10 ... 1000 geringer.

Temperaturverhalten

Der FET verhält sich anders als ein Bipolartransistor. Mit steigender Temperatur nimmt die Leitfähigkeit des Kanals ab, obgleich Halbleiter PTC-Eigenschaften haben. Wahrscheinlich verhindert die bei Temperaturzunahme größere ungerichtete Elektronenbewegung im schwach dotierten Halbleiter die Zunahme des gerichteten Drainstroms. Gleichzeitig nimmt die Abschnürspannung UGS P zu, ein Verhalten, das mit den PTC-Halbleitereigenschaften in Einklang steht. Auf der Eingangskennlinie lässt sich somit ein Arbeitspunkt finden, bei dem der Drainstrom temperaturunabhängig ist.

Verlustleistung Ptot

Die in Wärme umgesetzte Verlustleistung ist beim FET auf den Strom leitenden Kanal begrenzt, da die Gate-Source-Strecke stromlos bleibt. Im Datenblatt wird entweder dieser Wert oder die maximal zulässige Kanaltemperatur angegeben. Ist der Wärmewiderstand zwischen Kanal und Umgebung bekannt, kann daraus die Verlustleistung errechnet werden.

Berechnung der Verlustleistung

Exemplarstreuungen

In den Datenblättern der Hersteller werden die Streubereiche meistens angegeben. Sie scheinen größer zu sein als bei Bipolartransistoren. Der oben untersuchte BF 245 zeigt besonders große Typen-Streuwerte. Betroffen ist die Steilheit, der Betrag der Abschnürspannung und damit der maximale Drainstrom.